華為公司董事、半導體業務部總裁何庭波25日正式發布「韜（τ）定律」。圖源：人民日報

5月25日，華為正式發表「韜（τ）定律」，提出晶片研製的突破方案，改寫全球半導體發展的新規則。預計到2031年，基於該定律的高端晶片晶體管密度有望達到1.4奈米製程的同等水平，西方國家恐失去晶片產業優勢。據悉，華為過去6年，已根據「韜定律」成功設計和量產了381款晶片，並實際運用在多行業的數位化需求。

綜合多家媒體報導，2026國際電路與系統研討會5月25日在上海舉行，華為公司董事、半導體業務部總裁何庭波在主旨演講中正式發表「韜定律」，提出以「時間（τ）縮微」改寫傳統「幾何縮微」，作為半導體產業演進的核心邏輯，通過「邏輯摺疊」等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。何庭波並首次披露麒麟手機晶片「麒麟2026」將於今年秋季面世的重要訊息。

華為表示，「韜（τ）定律」不靠EUV光刻機，可在2029年將國產半導體製程提升至2奈米。圖源：微博「超維界」

過去半個多世紀以來，全球半導體產業基本沿著「摩爾定律」發展。該定律由美國英特爾聯合創始人戈登•摩爾於1965年提出，其核心是「幾何縮微」，通過不斷縮小晶體管尺寸，在同樣面積內集成更多晶體管，從而推動晶片性能提升、成本下降。台積電就根據摩爾定律，量產最先進的 2奈米製程，穩居全球效能與電晶體密度的寶座。然而半導體產業循著「幾何縮微」路線發展至今，已逼近到1奈米的物理極限。

此次華為提出的「韜定律」，便是以「時間縮微」取代「幾何縮微」。若摩爾定律的核心是空間維度的競爭，「韜定律」的核心就是時間維度的競爭，單位時間內系統完成的計算量越多，性能越強。也就是說，「韜定律」不再追求將晶體管做小，而是通過「邏輯摺叠」等創新技術，持續壓縮信號傳播時延，提升系統整體效率。根據「韜定律」，華為僅僅只靠現有的光刻機設備，就能實現晶片性能階梯式的躍升。

「韜（τ）定律」VS「摩爾定律」。圖源：微信公眾號「不說廢話的超哥」

過去傳統晶片採用「計算-存儲-控制」分離的平鋪式架構，數據需要在不同功能單元之間長距離傳輸，消耗晶片70%以上的功耗和時間延遲。「韜定律」最核心的技術創新「邏輯摺叠」，打破了這一傳統架構，將計算、存儲、控制三個功能模塊集成在同一個邏輯單元中，實現數據「就地計算」，消除數據傳輸帶來的效率損耗。相當於原來需要三個工人分工完成的工作，現在由一個工人在同一工位完成，效率大幅提升的同時，功耗顯著降低。

「韜（τ）定律」以「時間縮微」取代「幾何縮微」。圖源：微信公眾號「不說廢話的超哥」

據介紹，華為在遭美國制裁後，於2023年推出的華為Mate 60 Pro所搭載的麒麟9000S晶片，就是「邏輯摺叠」這一技術的首個量產成果。公開拆解數據顯示，其晶體管數量約為100億個，僅為蘋果A17 Pro的52%，但在實際應用場景中，性能和功耗表現已接近台積電5奈米工藝的蘋果A16晶片，直接證明計算效率的提升，完全可以彌補晶體管數量的差距。

「這可能需要10年，但我們已經找到了正確的道路。」何庭波表示，「我們的解決方案走得通、走得遠」。事實證明，「韜定律」並非純理論構想，而是已經實際量產驗證的成熟技術體系。過去6年，華為基於「韜定律」已成功設計和量產381款晶片，覆蓋千行百業數位化的轉型需求。預計到2031年，基於「韜定律」的高端晶片晶體管密度將達到1.4奈米製程的同等水平。

「韜（τ）定律」將改寫半導體產業對先進工藝的依賴度。圖源：微博「超維界」

對此，美媒《華爾街日報》和NBC回顧道，美國2019年將華為列入黑名單，其後又限制中國獲取半導體技術，包括禁止ASML向中國大陸出口EUV光刻機。有評論便指出，當西方死守晶片舊規則，美國還在針對中國大陸設置重重障礙時，華為卻已另辟蹊徑，徹底打破壁壘。當2031年，基於「韜定律」的華為高端晶片達到等效1.4奈米製程的性能時，不僅將改寫全球格局，西方也將失去晶片產業優勢。

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◎編輯｜陳迅

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